三次元積層 SiPとパワーインテグリティ設計（月刊EMC）

チップ高集積化の多様化動向

　CMOS 半導体集積回路はムーアの法則に従って微細化・高集積化 (More Moore) が進んできたが、序々に限界に近づきつつあると言われている。それに代わる方向として、三次元化・積層化 (More than Moore) や、異種技術の統合化 (Hetero integration) などの方向が模索されている。CMOS 回路は低消費電力という特徴をもち、スマートフォンやタブレットなどのモバイル向け SoC(System on a chip)として高性能化が図られてきたが、更なる高性能化の要求に対して、CMOS 回路を三次元積層したSiP(3D-SiP) が有望視されている。

　本稿では、ロジックチップとメモリチップを三次元方向に積層した 3D-SiP(System-in-Package) を構成し、512 本以上の多数の微細ピッチの TSV(Though Si via) を経由した”超ワイドバス”を構成することで、チップ間のバンド幅、即ちデータ転送能力を著しく向上させることができることの試作例を示し、そのときバス幅が広くなることによって問題となる電源ノイズの低減化設計について述べる。

バンド幅増大の要求と電源ノイズの問題

　高性能化を図る上での課題のひとつとして、メモリとロジック間のデータ転送能力、即ちバンド幅（バンド幅 = バス幅×データ速度）がボトルネックとなることがあげられる。これまでの平置きの高密度実装した場合と TSV を使って三次元に積層した場合を比較すると、バス幅を広く取ることにより、比較的データ速度が低速でもバンド幅を格段に向上させることが容易になることが分かる。

　データ速度とバンド幅の関係を、バス幅をパラメータとして示すと、例えば先端モバイル機器では、64 ビットのバス幅で800Mbit/sec のバス速度を有することから、バンド幅は6.4GByte/sec となる。しかし本稿で設計・試作した4096 ビットの超ワイドバス構造 (4k-IO) を有する3D-SiP では、バス速度を 200Mbit/sec と比較的遅く保ったまま、バンド幅を 100GByte/sec まで高めることができる。

　またチップ間の配線長短縮による IO 回路での消費電力を比べる。平置きを想定して容量付加を 6pF としたとき、64 本のデータ線を1.6Gbps で動作させた場合の消費電力 0.69W に対して、TSV を想定して容量付加を 0.4pF に低減したとき、並列となるバス幅を 4096 ビットに広げると、消費電力は 0.47W に低減できる。ただ、この超ワイドバス構造を有する 3D-SiP の電源品質に関しては、同時にスイッチングするデータバスがこれまで以上に増えることにより電源ノイズが増大し、システムの不安定化を引き起こすことが懸念される。

続きは『月刊EMC No.333』にて

【月刊EMC No.333 目次情報】

＜特集＞
◇これからのEMC～省庁・工業会・学会EMCの動向が視える～
・総務省 総合通信基盤局 電波部 電波環境課長
　杉野勲 氏
・経済産業省 商務流通保安グループ 製品安全課 電気用品専門職
　長澤英里 氏
・国土交通省 道路局 道路交通管理課 ITS推進室 課長補佐
　中尾吉宏 氏
・一般社団法人 電波産業会・電磁環境委員会 委員長
　北海道大学名誉教授
　野島俊雄 氏
・公益財団法人 鉄道総合技術研究所 会長
　一般社団法人 国際標準化協議会 会長
　正田英介 氏
・スマートグリッドとEMC 調査専門委員会委員長
　電磁環境工学情報EMC 編集顧問
　東京都市大学名誉教授
　徳田正満 氏

他

※本記事は2016年1月のものです。所属等変更がある場合もございます。

＜Technology＞
・コグニティブ無線・ホワイトスペース通信の有効利用
　（京都大学大学院 原田博司）
・三次元積層SiPとパワーインテグリティ設計
　（芝浦工業大学 須藤俊夫）
・スイッチングアシストによる次世代MOSFET電力変換器の高効率化
　（静岡大学 野口季彦）

＜規格・規制情報＞
・IEC61000-4-31 CDV 概要解説
　（㈱東陽テクニカ 中村哲也）

＜実践講座＞
・NLFを含めたCEマーキング対応（EMC指令以外に必要となる他の指令）の展開および手続きを進めるには
　（グローバル・テクノマネジメント 平戸昌利）

＜インフォメーション＞
・英国情報通信長 無線LANの電波 干渉原因を調査 日本国内はどうなる
・アメリカ放射線監視システム 電磁波障害で一部機能せず
・これからの電波規制 IoTで変わる
・高度化するEMC要求
・ロボットの電波利用拡大へ向け 共用検討進む

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